Vad är vhdl-program för master slav flip flop?

-- Master-Slave flip-flop med klocka aktiverad

bibliotek ieee;

använd ieee.std_logic_1164.all;

entitet master_slave_ff är

hamn (

clk:i std_logic;

ce:i std_logic;

d :i std_logic;

q:ut std_logic

);

slut master_slave_ff;

arkitektur rtl av master_slave_ff är

signal q_master:std_logic:='0';

börja

process (clk, ce)

börja

om rising_edge(clk) alltså

om ce ='1' då

q_master <=d;

sluta om;

sluta om;

avsluta processen;

process (clk)

börja

om rising_edge(clk) alltså

q <=q_master;

sluta om;

avsluta processen;

slut rtl;

```