Verilog är ett HDL - hårdvarubeskrivande språk - som används av utvecklare för att beskriva hårdvara . Verilog namn kommer från språket förmåga att både kontrollera och logga utvecklingen och genomförandet av elektronikkomponenter . SystemVerilog är en förlängning av Verilog , och expanderar på HDL : s protokoll . På grund av deras förhållande , de två HDL är är mycket lika. Men det finns några viktiga faktorer som gör att du kan skilja dem från varandra . Programming Interface
SystemVerilog försöker fokusera funktionerna i Verilog och förbättra språket förmåga att kontrollera IP - baserade datachips . SystemVerilog expanderar på Verilog med genomförandet av " C " dator språkstöd , gör att utvecklare att definiera HDL : s protokoll i populära språk datorprogrammering som C och C + + . Addera Development
Verilog har utvecklats av automatiserade Integrated Design Systems 1985 . Nitton år senare introducerade Accellera SystemVerilog att förlänga Verilog kapacitet . Verilog började som en privat HDL , innan den offentliggjordes 1980. Efter Verilog blev en offentlig HDL var Acellera både kunna utöka standarden till SystemVerilog och underhålla den föräldralösa Verilog HDL .
Object och Assertion - baserad verifiering
till skillnad Verilog , innehåller SystemVerilog HDL både objekt - baserad och påstående - baserad verifiering . SystemVerilog kan användas för att göra sant /falskt - typ påståenden om vanliga testmoduler , som skär en del av arbetet av att genomföra externa testmoduler för verifieringen . < Addera IEEE Labels
br >
Verilog är tilldelad IEEE 1364 klassificeringen av Institute of Electrical and Electronics Engineers , medan SystemVerilog är märkt som IEEE 1800 . IEEE beslutar om en uppsättning standarder eller specifikationer , skall detta projekt uppfylla för att förses med " IEEE " etikett . De numeriska etiketter hjälper till att skilja Verilog och SystemVerilog från IEEE : s otaliga andra standarder och projekt - det finns över 1300 hårdvara och protokoll programvara som utvecklats av IEEE utskottet
.
