DRAM timing som kan modifieras inom ett system BIOS kontrollerar antalet faktiska cykler Minnes Clock ( halva märkta klockfrekvens på minnet ) innan minnet utför särskilda insatser . Ju lägre timing , desto snabbare reaktionstid på ditt minne , påskynda ditt system i processen . Var och en av de fyra siffrorna representerar en annan inställning , i ordning från första till sista : RAS till CAS Delay , RAS förladdning , Active att förladda Delay och Rad Active Time . Timing inställningar kan endast sänkas så långt som den lägsta inställningen som ditt moderkort är tillverkad för att köra . RAS till CAS Delay
Den första siffran i fyra antalet DRAM timing sekvens är RAS till CAS Delay . Data i minnet hos ett system är anordnat i en matris av tal som består av rader och kolumner. För att komma åt data i minnet , måste systemet först aktivera raden där data finns och sedan kolonnen . Den första signalen , radadressen Strobe ( RAS ) , sänds för att aktivera raden , och sedan den andra signalen , är kolumnen Adress Strobe ( CAS ) , skickas för att aktivera kolumnen , få tillgång till data . Tiden mellan de två signalerna är RAS till CAS Delay, vilket i fallet av 9-9-9-24 timing exempel är nio klockcykler. Addera RAS förladdnings
andra siffran i sekvensen är RAS förladdningen . När lagrade data hämtas , måste systemet stänga datas rad för att skicka en annan tillgång kommando till raden av nästa bit data . RAS förladdning är fördröjningen mellan kommandot för att stänga rad i väntan på nästa tillträde kommandot och den faktiska nedläggningen av raden - den tid det tar mellan att inaktivera tillgång till en rad uppgifter och början av tillgång till en annan datalinje . I exemplet tidssekvensen , skulle detta vara nio klockcykler .
Active att förladda Delay
Efter åtkomst till en minnesplats , det finns en liten fördröjning innan systemet kan komma till nästa plats . Denna fördröjning är aktiv för att förladda fördröjning , den tredje siffran i tidssekvensen ( nio klockcykler i 9-9-9-24 sekvensen ) . Tills denna fördröjning vindar ner , kan en ytterligare förladdning kommando inte inledas , att begränsa tillgången till minnet i processen . Det slutliga antalet på 9
Row Active Time
-9-9-24 timing sekvens är Rad aktiv tid av minnesmodulen . The Row Active Time representerar tidsfördröjningen mellan det ögonblick en bit data efterfrågas och den punkt vid vilken data raden nås . Detta möjliggör öppnandet av raden i förberedelse för tillgång till de uppgifter som finns i genom en rad Adress Strobe och Column Adress Strobe . Denna process börjar processen dataåtkomst för antingen läsning eller skrivning till DRAM -modulen .
